Intel FPGA 開発環境における Quartus II から Nios II までの実践ガイド

FPGA プロジェクト構築と設定の最適化

FPGA デザインを開始する前に、ソフトウェア環境の適切性は重要です。インストール時にはバックグラウンドで動作するセキュリティソフトを一時的に無効にし、ライセンスやコンポーネントの登録を確実に行います。

パス名の規則：プロジェクトディレクトリには全角文字（日本語）やスペースを含めないようにします。これはコンパイルエラーの防止に不可欠です。
エディタ設定：コード入力支援機能を有効にするため、メニュー内のテキストエディタオプションからオートコンプリートをオンにします。
ピン制約管理：使用ボードの配線が固定されている場合、Pin Planner で全ての I/O 属性を事前に定義し、Export 機能を使用して制約ファイルを保存します。新規プロジェクト時には Import Assignments を用いることで、手動入力を削減できます。
未使用ピンの処理：Device Options において、使用されないピンは浮遊状態（Tri-state）またはプルアップ付き入力として設定し、電気的なノイズ影響を軽減します。
最適化方針：速度優先、面積効率、消費電力のいずれかを選択可能です。設計要件に応じてコンパイラのパラメータを設定してください。

ModelSim によるロジック検証手法

シミュレーション環境の構築は、RTL レベルでの機能確認に役立ちます。ツール間の連携パスを設定し、テストベンチの生成を行います。

テストベンチ作成の要点

自動生成されたテンプレートを用いて .vt ファイルを作成した後、上位モジュールのポートマッピングを更新します。以下は修正済みのシミュレーション環境例です。

`timescale 1ns / 1ps

// シミュレーション用定数定義
`define CLK_CYCLE 40 // 周期：25MHz

module system_demo_tb();

// 内部信号定義
reg clk_main;
reg rst_active;
wire bus_ack;
wire [15:0] result_data;

// DUT インスタンス化
system_under_test u_dut (
    .clk_input(clk_main),
    .reset_n(~rst_active),
    .output_valid(bus_ack),
    .out_payload(result_data)
);

// クロックジェネレータ
always #(`CLK_CYCLE/2) clk_main = ~clk_main;

initial begin
    $display("=== Simulation Started ===");
    
    // 初期状態
    clk_main = 0;
    rst_active = 1; // アクティブハイリセット
    
    // リセットシーケンス
    #50 rst_active = 0;
    #100 rst_active = 1; // プルアップ後に解除
    
    // メインテストプロセス
    repeat(20) @(posedge clk_main);
    
    $display("=== Simulation Finished ===");
    $finish;
end

endmodule

波形解析時には、モデルシミュレーター内で信号を追加して観察します。前シミュレーション（RTL）と後シミュレーション（Gate-level）を使い分け、タイミング整合性を確認してください。

タイミングアナライザと制約ファイル

物理的な動作保証のため、TimeQuest Timing Analyzer によるクロック制約の設定が必須となります。

全コンパイル完了後に Netlist を生成します。
Create Clock 機能にて、システムクロック周波数を指定します。位相関係がある場合は同期グループも定義します。
作成した SDC ファイルをプロジェクトに読み込み、再コンパイルを実行します。
レポート欄で Slack（余裕度）を確認し、負値となっていないことを確認します。特にクリティカルパスについて評価します。

ハードウェアリソースの使用率が過度に高い場合（90% 以上）、制約を満たすルートが見つからない可能性があります。余裕を持った設計を行うことが推奨されます。

SignalTap II によるデバッグ

内部信号をリアルタイムでキャプチャする論理アナライザ機能です。フリーズメモリ資源を使用するため、深いサンプリングには注意が必要です。

信号保持：合成時に最適化により消去される信号を検出できない場合があります。シンセシスイザーへの指示コメント `/*synthesis keep*/` を付与することで、特定の変数を維持させることができます。
トリガ設定：特定のイベント発生時に記録を開始するように、条件付加を行えます。これにより、バグの再現性を高めたデータ収集が可能です。
JTAG 接続：USB-Blaster などを介して基板と接続し、.sof ファイルをダウンロードした上でデータ取得を行います。

Qsys/IP コアの活用

標準機能だけでなく、ハードウェアアクセラレーションのための IP を組み込むことで性能向上を図れます。

主要 IP の利用

PLL: クロック変換および位相調整を行います。複数出力が可能であり、各ポートごとの安定性フラグを監視します。
P IO:汎用入出力ポートです。外部デバイスとのインタフェース制御に適しています。
Dual Edge Data Capture: 高速データ転送に対応するため、昇降両エッジでデータを採取する IP も提供されています。

Nios II ソフトコアシステム

プロセッサ核を含むシステム構成は Qsys 経由で行います。BSP（Board Support Package）の生成は、ハードウェア定義変更ごとに実施する必要があります。

#include "system.h"
#include "alt_types.h"

// メモリ空間への直接アクセス例
#define MEMORY_BASE_ADDR SDRAM_0_BASE
#define OFFSET_DATA 0x2000

int main(void) {
    volatile alt_u32 *ptr = (volatile alt_u32 *)(MEMORY_BASE_ADDR + OFFSET_DATA);
    
    // ライト操作
    *ptr = 0xABCD1234;
    
    // リード操作
    alt_u32 val = *ptr;
    
    return 0;
}

ソフトウェアビルドツール（Eclipse プラグイン）上では、ヘッダーパスの追加やリンクスクリプトの設定を行い、ROM/RAM への配置方針（起動ベクタ格納場所など）に合わせて BSP を再生成します。

Avalon メモリインタフェースの実装

独自回路を周辺機器として追加する場合、Avalon スタンダード準拠のアダプター層を設けることが望ましいです。これにより、Nios II からのアドレス空間アクセスが統一され、ソフトウェア側の実装が簡素化されます。

レジスターマップの設計においては、リード専用エリアとライト可能エリアを明確に区別し、アラインメント条件を遵守してください。

コーディング規範と注意点

ブロック RAM とローカルの配列は資源使い分けを行います。
FIFO の深さはバースト転送長よりも十分な容量を確保します。
非同期領域へのアクセス（クロス・クロックス）については、CDC（クロック・ドメイン・クロス）対策を施さなければなりません。

タグ: FPGA QuartusII NiosII ModelSim TimingConstraint

8月3日 09:25 投稿

異端開発室