Design Compilerを用いたデジタルASICの論理合成手法
Design Compilerの基本概念
Design Compiler（DC）はHDL記述を工芸依存のゲートレベルネットリストに変換する論理合成ツールです。論理合成プロセスは3段階で構成されます：
変換：HDLを工芸非依存の内部データベースへ変換
最適化：動作周波数/面積/消費電力の制約下で論理最適化を実施
マッピング：ターゲット工芸ライブラリへの論理セル割当て
入力となるVerilog設計 ...
5月16日 06:02 投稿