Design Compilerを用いたハードウェア合成の実践ガイド
ハードウェア合成の基本原理
ハードウェア記述言語(HDL)から物理回路を生成する合成処理は、主に3段階で構成される。最初にHDL記述を技術非依存のRTLネットリストに変換（変換フェーズ）、次にターゲット技術ライブラリの論理素子へマッピング（マッピングフェーズ）、最後に遅延や面積の制約条件に基づきネットリストを最適化（最適化フェーズ）する。
Verilog記述と回路 ...
5月18日 01:19 投稿
Design Compilerを用いたデジタルASICの論理合成手法
Design Compilerの基本概念
Design Compiler（DC）はHDL記述を工芸依存のゲートレベルネットリストに変換する論理合成ツールです。論理合成プロセスは3段階で構成されます：
変換：HDLを工芸非依存の内部データベースへ変換
最適化：動作周波数/面積/消費電力の制約下で論理最適化を実施
マッピング：ターゲット工芸ライブラリへの論理セル割当て
入力となるVerilog設計 ...
5月15日 21:02 投稿