デジタル回路における分周クロックのエッジ検出手法
システムの基幹クロックを分周して利用する際、その分周されたクロック信号の特定のタイミング、特に立ち上がりエッジを正確に識別し、それをフラグ信号として利用する必要が生じることがあります。このフラグ信号は、後続のデジタル回路の動作を分周クロックに同期させるために不可欠です。分周比が設計時に既知である場合でも、設計の柔軟性を高め、将来的な分周比の変更 ...
6月18日 00:03 投稿
Verilogにおける識別子の命名規則：基本識別子とエスケープ識別子
Verilog HDLにおいて、オブジェクトを参照するために割り当てられる名前を識別子と呼びます。識別子には、基本的な文字列で構成される「基本識別子」と、特殊な記法を用いる「エスケープ識別子」の2種類が存在します。
基本識別子の構文規則
基本識別子は、英字、数字、アンダースコア（_）、およびドル記号（$）を組み合わせて構成されます。大文字と小文字は区別されま ...
6月1日 21:54 投稿
Design Compilerを用いたハードウェア合成の実践ガイド
ハードウェア合成の基本原理
ハードウェア記述言語(HDL)から物理回路を生成する合成処理は、主に3段階で構成される。最初にHDL記述を技術非依存のRTLネットリストに変換（変換フェーズ）、次にターゲット技術ライブラリの論理素子へマッピング（マッピングフェーズ）、最後に遅延や面積の制約条件に基づきネットリストを最適化（最適化フェーズ）する。
Verilog記述と回路 ...
5月18日 01:19 投稿