Windows環境向けの定期ログ記録ツール
設計作業中に時間を意識せずに過ごしてしまうことはよくある。重要なメモや思考をその場で記録しないと、後から振り返ることができず、自身の生産性や成長を分析する手段を失ってしまう。このような問題を解決するために、毎時自動でログ入力を促すスクリプトを開発した。
このツールは Windows のタスクスケジューラにより1時間ごとに起動され、Tcl/Tk を用いた簡易GUIウ ...
7月22日 01:53 投稿
Design Compilerを用いたデジタルASICの論理合成手法
Design Compilerの基本概念
Design Compiler（DC）はHDL記述を工芸依存のゲートレベルネットリストに変換する論理合成ツールです。論理合成プロセスは3段階で構成されます：
変換：HDLを工芸非依存の内部データベースへ変換
最適化：動作周波数/面積/消費電力の制約下で論理最適化を実施
マッピング：ターゲット工芸ライブラリへの論理セル割当て
入力となるVerilog設計 ...
5月15日 21:02 投稿