2対4デコーダとエンコーダ回路のVerilog設計手法
2対4デコーダの論理構成
2ビットの選択信号に基づき、4本の出力線の中から1本のみをアクティブレベルに切り替える組合せ回路です。制御信号が非アクティブの場合は全出力がリセットされます。
module dec_2to4 (
input wire enable_ctrl,
input wire [1:0] addr_sel,
output reg [3:0] led_drv
);
always @(*) begin
if (enable_ctrl) be ...
7月12日 23:31 投稿