Vivadoにおけるset_clock_groupsの詳細と時鐘グループ制約の活用
Vivadoのタイミング解析エンジンは、デフォルトで設計内のすべてのクロック間パスを解析対象とする。しかし、特定のクロック間パスを意図的に解析から除外したい場合、set_clock_groups制約を使用することで、不要なタイミングチェックを無効化できる。
クロック間の関係性
2つのクロックの関係は、以下の3種類に分類される：
同期クロック（Synchronous）：共通の基準 ...
7月21日 01:59 投稿
VivadoとVerilogを用いたMinisysプラットフォームのデジタル回路開発入門
開発環境と目的
Vivadoの開発フロー（設計入力、シミュレーション、論理合成、配置配線、デバイス書き込み）を習得し、Minisys実験ボードの基本的な操作方法を理解することを目的とします。また、Verilog HDLを用いたテキスト入力による論理回路の記述方法を習得します。
実装する回路
24ビットDIPスイッチの入力をそのまま24ビットLEDへ伝達するパススルー回路
ゲートレ ...
7月6日 18:40 投稿
Verilogを用いた4ビットALU（演算回路）の設計と実装
設計の目的
デジタル回路設計の基礎となる、算術演算および論理演算を行うALU（Arithmetic Logic Unit）を設計します。Vivadoを用いたシミュレーションおよびFPGA開発ボードへの実装を通じて、ハードウェア記述言語（Verilog HDL）による演算ロジックの構築と、7セグメントディスプレイによる結果表示の仕組みを理解します。
仕様定義
本設計では、2つの4ビット入力（A, B ...
5月27日 03:48 投稿